CPU と周辺装置

プログラムの実行

1. プログラムの途中、所々に周辺装置の状態を調べるサブルーチンを入れる。
   
   
   ソフトウェアによるデータの確認
   
   
   サブルーチン TEST の処理内容は次のようになる。 TEST： キーボードを調べる → もしデータがあれば処理 → マウスを調べる → もしデータがあれば処理 → NIC を調べる → もしデータがあれば処理 → シリアルポートを調べる → もしデータがあれば処理 ・・・ RET
   
   
   (ヒント): このような処理をポーリングと呼ぶ。 一般的には割り込みを使用するよりも効率は悪いとされるが、 場合によっては割り込みを使用するよりもよい場合もある。

2. 本体のメインルーチンをイベント駆動型に作る。
   
   無限ループ {
   　　　 もしキーボードのデータがあれば処理
   　　　 もしマウスのデータがあれば処理
   　　　 もしモデムのデータがあれば処理
   　　　 もし NIC のデータがあれば処理
   　　　 ：
   　　　 　　　 ：
   　　　 何もなければ計算を実行
   ｝
   
   (ヒント): Windows などで一般に利用されるウィンドウ, GUI ベースのプログラムは 上記の考え方で作られている。

割り込み処理ルーチン

プリンタで印字する場合の処理

• 割り込みが使えない場合は、次のデータをいつ送ってよいかわからないので、頻繁に プリンタの状態を確認しなければならない。

• 割り込みが使える場合は、次のデータが必要になったら割り込みを使ってプリンタから 要求が来るので、それまでは他の仕事ができる。

• CPU における命令の実行と、プリンタでの印字は時間にしておよそ 1000 倍程度の違い がある。よってプリンタが印字中に CPU が解放されれば多くの命令を実行することが できる。

NMI を検出するタイミング

1. 次の命令のフェッチサイクルは実行されるが無効

2. PC（無効になった命令を指す）をスタックに退避する

3. PC に 0066H を入れ、そこから実行。NMI処理ルーチンを実行

4. RETN（RETurn from NMI）が実行されると、スタックから戻り番地が取り出され PC に セットされる。その後、もとのプログラムの実行を続ける。

例

0066		EX	AF, AF'	; レジスタ退避
0067		EXX
		...
		割り込み処理本体
		...
00A0		EX	AF, AF'	; レジスタ復帰
00A1		EXX
00A2		RETN		; ★★

		...

1024		LD	A, (2003H)
1027		LD	B, (IY+D)
102A		RRCA		; ★
102B		CP	(IX+D)

• 裏レジスタと変換するのは、高速だが 1 回しか実行できない。

• スタックにレジスタの値を保存するのは、低速だが何回でも実行可能。

0066		PUSH	AF　　
		PUSH	BC
		...
		割り込み処理本体
		...
		POP	BC
		POP	AF
		RETN

INT を検出するタイミング

• M1は L になるが、MREQ, RDはならない。AB に次の命令の番地は出力されるが、 メモリは反応しない。

• IORQが L になる。よって割り込みを要求した装置は M1, IORQが同時に L になる ことで要求が受け付けられたことがわかる。

• T₂の後に、T_Wが自動的に 2 個入れられる。これは周辺装置が反応する時間を作るためである。2 個で足らなければ、 周辺装置からWAITを送ってT_W を増やすことができる。

1. 次の命令のフェッチサイクルは無効

2. M1, IORQの L を確認して、 周辺装置はジャンプする先を DB を通して指定する。(T₃ で読み込まれる、実際の指定の仕方はモードにより異なる)

3. PC（無効になった命令を指す）をスタックに退避する

4. PC にジャンプ先の番地を入れ、そこから実行。INT 処理ルーチンを実行

5. RETI（RETurn from INT）が実行されると、スタックから戻り番地が取り出され PC に セットされる。その後、もとのプログラムの実行を続ける。

モード0における割込処理ルーチンの指定

モード2における割込処理ルーチンの指定

デイジーチェインによる優先順位の指定

1. IEI が H のときは割り込み可能で、割り込みをかけたら IEO=L、かけなかったら IEO=H とする。

2. IEI が L のときは割り込み不可で、IEO=L とする。

3. 割り込み処理が終って RETI が実行される時に、IEO=H に戻して割り込み可能な状態にする。

多重割り込みを受け付けない/受け付ける処理ルーチンの例

INT1	EX	AF, AF'	; ★
	EXX
	...
	割り込み処理本体 1
	...
	EX	AF, AF'	; レジスタ復帰
	EXX
	EI		; ★★
	RETI

INT2	EI		; ★★★
	EX	AF, AF'	; レジスタ退避
	EXX
	...
	割り込み処理本体 2
	...
	EX	AF, AF'	; レジスタ復帰
	EXX
	RETI

1. NMI の処理ルーチンで、レジスタの退避は表裏レジスタの交換で行なう。 退避するレジスタは A,B,C,D,E,F とする。 A,B,C,D,E,F レジスタをこの順番で 1000H 番地からメモリに記録する。

2. INT の処理ルーチンで、レジスタの退避は表裏レジスタの交換で行なう。 退避するレジスタは A,B,C,D,E,F とする。多重割り込みは禁止する。 A,B,C,D,E,F レジスタをこの順番で 1000H 番地からメモリに記録する。

3. INT の処理ルーチンで、レジスタのスタックを使用する。 退避するレジスタは A,B,C,D,E,F とする。多重割り込みを許可する。 A,B,C,D,E,F レジスタをこの順番で 1000H 番地からメモリに記録する。

メモリ空間と IO 空間

• メモリは、MREQがアクティブの時のみ AB の内容を 解析する

• 周辺装置は、IORQがアクティブの時のみ AB(A0--A7) の内容を解析する

メモリLSI内部のアドレスデコーダ

アドレスデコーダ

アドレスデコーダ

アドレスデコーダ

1. 8K × 1Byte のメモリLSIを組み合わせて、64KB の主記憶を構成する

2. 8K × 1bit のメモリLSIを組み合わせて、8KB の主記憶を構成する

3. 1K × 1Byte のメモリLSIを組み合わせて、16KB の主記憶を構成する

4. 1K × 1bit のメモリLSIを組み合わせて、4KB の主記憶を構成する

5. 8K × 4bits のメモリLSIを組み合わせて、16KB の主記憶を構成する

バスバッファ

簡単なシステムの例1

メモリの構成

簡単なシステムの例2

各回路の選択信号

メモリの構成

PIO と SIO

簡単なシステムの例3

メモリの構成

アドレスデコーダ

1. 4K × 1Byte の ROMLSIを組み合わせて、8KB の ROM を、 1K × 1Byte の RAMLSIを組み合わせて、8KB の RAM を構成する。 0000H から ROM を、8000H から RAM を配置する。 ROMLSI, RAMLSI の Chip Select 信号は正論理とする。RAMLSI の R/W 信号は、 正論理で H のとき書き込みを表す。外部装置とのデータの入出力は、 ラッチ回路とゲート回路で実現する。割り込みは考慮しなくてよい。

2. 4K × 1Byte の ROMLSIを組み合わせて、16KB の ROM を、 4K × 1Byte の RAMLSIを組み合わせて、16KB の RAM を構成する。 0000H から ROM を、C000H から RAM を配置する。 ROMLSI, RAMLSI の Chip Select 信号は正論理とする。RAMLSI の R/W 信号は、 正論理で H のとき読み込みを表す。外部装置とのデータの入出力は、PIO で実現する。

Z80PIO

• CPU の信号と同じ名前の端子はそのまま接続すればよい。

• 各ポート独立に入力、出力、入出力が指定可能。 またビット単位の入力、出力の指定も可能。

• Z80CPU の割り込みモードに合わせて、優先順位の決定や割り込み処理ルーチンからの リターン、割り込みベクトルの発行などを行う。

• 各ポートにハンドシェイク機能が用意されている

モード 0 のタイムチャート

1. DB から PIO 内部のバッファにデータを読み込む。読み込みの動作は次の 信号の組合せが成立した場合に行われる。
   • RD : H, CPU からの出力を表す

   • IORQ : L, IO の要求がある

   • CE : L, Chip Enable になっている

   • C/D : L, データが指定されている

2. データをポートに出力する

3. ARDY=H にして外部装置にデータが出力されていることを伝える

4. 外部装置はデータを読み込んだら ASTB=L にして読み込みが 完了したことを PIO に伝える

5. PIO は ASTB の立ち上がりを検出した時に、割り込みが 許可されていたら CPU に割り込みをかけて転送が終了したことを伝える。

6. ARDY=L に戻して転送終了、次に備える

モード 1 のタイムチャート

1. 外部装置が ASTB を PIO に送ると、PIO は読み込んで外部装置から データが送られることを認識する。

2. ポートに出力されているデータを PIO 内部に取り込む。

3. 割り込みが許可されていれば、INT=L にして CPU にデータがあることを伝える。

4. ARDY=L にして外部装置にデータを読み込んだこと、バッファが埋まっていること、 次のデータを送ってはいけないことを伝える。

5. CPU は割り込み処理ルーチンで PIO からデータを読み出す。INT は割り込みが 受け付けられたら戻る。

6. CPU のデータの読み出しが終ったら、ARDY=H に戻して転送終了、次のデータを受け取れるようになったことを 外部に伝える

• RD : L, CPU が読み込むことを表す

• IORQ : L, IO の要求がある

• CE : L, Chip Enable になっている

• C/D : L, データが指定されている

モード 2 のタイムチャート (PIO → 外部装置)

1. ASTB を受け取るまでは出力をしない。 ここでは ASTB は「送って下さい」及び 「受け取りました」という二つの意味で使用される。

2. ASTB=H に戻ると外部装置がデータを読み込んだ ことがわかるので、出力データを消して ARDY=L, INT=L にして CPU にデータが送り出されたことを通知する。

モード 2 のタイムチャート (外部装置 → PIO)

• ARDY : CPU からのデータがあるよ

• ASTB : 送って下さい、受け取りました

• BRDY : データを送っていいよ、受け取ったよ

• BSTB : 外部からデータを送ったよ

8255

• ハンドシェイク専用の信号線はない。必要な場合は C ポートで代用する。

• 各ポート独立に入出力の指定が可能。入出力、ビット毎の指定はできない。

• CPU からは A 〜 C ポートの他にコントロールレジスタに制御用のデータを 送って様々な設定ができる。

スイッチと LED

PORTA	EQU	0F0H		; 各ポートには固
PORTB	EQU	0F1H		; 有のアドレスが
PORTC	EQU	0F2H		; 割り当てられる
CTRL	EQU	0F3H

	ORG	1000H

START	LD	A, 8BH		; 各ポートの入出力の指定
	OUT	(CTRL), A	; A:出力, B,C:入力
LOOP	IN	A, (PORTC)	; C ポートから読んで
	OUT	(PORTA), A	; A ポートに出力する
	JP	LOOP		; 繰り返し
	HALT
	END

1. A,B,C ポートのすべてに LED を接続して、A ポートは右端の、 B ポートは右から 2 番目の、C ポートは右から 3 番目の LED を点灯させる。

2. A,B,C ポートのスイッチから読み込んだ値を加えて RESULT に記録する。

3. A,B ポートのスイッチから読み込んだ値を加えて、C ポートの LED に 2 進数で表示する。

4. A ポートのスイッチから読み込んだ値が奇数なら C ポートの LED を全点灯、偶数なら全消灯させる。

5. A,B ポートのスイッチから入力して、両ポートのスイッチともに ON の位置だけ C ポートの LED を点灯させる。

6. A,B,C ポートのスイッチから読み込んだ値をそれぞれ DATA1, DATA2, DATA3 に記録する。

プリンタ

プリンタ制御のタイムチャート

PORTA	EQU	0F8H		; 各ポートには固
PORTB	EQU	0F9H		; 有のアドレスが
PORTC	EQU	0FAH		; 割り当てられる
CTRL	EQU	0FBH

	ORG	1000H

START	LD	A, 83H		; 各ポートの入出力の指定
	OUT	(CTRL), A	; A:出力, B:入力, C上:出力, C下:入力
	LD	A, 40H		
	OUT	(PORTC), A	; STRB を H にセット

MAIN	LD	C, 'A'		; 'A' 印字
	CALL	PRINT
	LD	C, 'B'		; 'B' 印字
	CALL	PRINT
	CALL	NEWLINE		; 改行
	HALT

NLINE	LD	C, 0DH
	CALL	PRINT
	LD	C, 0AH
	CALL	PRINT
	RET

PRINT	IN	A, (PORTC)
	AND	2		; bit1 だけ残す
	JR	NZ, PRINT	; BUSY==1 なら上へ
	LD	A, C		; C に入っているデータを
	OUT	(PORTA), A	; 印字
	LD	A, 0		; 00000000
	OUT	(PORTC), A	; STRB を L に
	LD	A, 40H		; 01000000
	OUT	(PORTC), A	; STRB を H に
	RET

	END

AND 2 の意味

    11101011
AND 00000010
------------
    00000010

	DB	'A'
	DB	'B'
	DB	'C'
	DB	'D'

	DW	'AB'
	DW	'CD'

	TXT	'ABCD'

(1)
DATA	TXT	'ABCDEF'
NUM	DB	6

(2)
DATA	TXT	'ABCDEF'
	DB	0

PORTA	EQU	0F8H
PORTB	EQU	0F9H
PORTC	EQU	0FAH
CTRL	EQU	0FBH

	ORG	1000H

START	省略

MAIN	LD	HL, DATA	; 文字列の先頭アドレスを HL にセット
	LD	A, (NUM)
	LD	B, A		; 文字数を B にセット
	CALL	PLINE1
	HALT

PLINE1	LD	A, 0
	CP	B		; 文字数が 0 か確認
	JP	Z, BACK		; もし 0 なら印字しないで戻る
LOOP	LD	C, (HL)		; 文字を C にセット
	CALL	PRINT
	INC	HL		; 次の文字に進める
	DEC	B		; カウンタを 1 減らす
	JP	NZ, LOOP	; 0 になるまで繰り返し
	CALL	NLINE
BACK	RET

NLINE	省略

PRINT	省略

DATA	TXT	'ABCDEFGHIJKLMN'
NUM	DB	14

	END

1. 'A' を 20 文字 × 5 行印字する。

2. 'A' 〜 'Z' まで順に印字する。('A'=41H, 'B'=42H)

3. 自分の名前を印字する。

4. 'ABCD' を A　B　C　D のように印字するサブルーチンを PLINE1 を 改良して作成しなさい。

5. 文字列の終端に 0 を付加して表現する形式のデータを印字する サブルーチン PLINE2 を作成しなさい。また PLINE2 を利用する MAIN ルーチンを作成しなさい。

• 特集記事「Pentium II アーキテクチャの徹底研究」, Interface, 1998/03 号, CQ 出版社

• 特集記事「これでわかる! マイクロプロセッサのしくみ」, Interface, 2002/06 号, CQ 出版社

• D. A. Patterson, J. L. Hennessy, 「コンピュータの構成と設計 第 2 版 上/下」, 日経 BP 社

• Gerry Kane, 「mips RISC アーキテクチャ」, 共立出版

• レジスタサイズは 4bits である。

• 2,300 個のトランジスタを 12mm² に集積している。

• LSI は 10um のプロセスで製造された。

• 動作周波数は 750kHz

• 世界で初めて開発されたマイクロプロセッサ

• レジスタサイズは 8bits

• メモリ空間は 64KB

• 6,000 個のトランジスタを集積している。

• LSI は 6um のプロセスで製造された。

• 動作周波数は 2MHz

• レジスタサイズは 16bits

• メモリ空間はセグメント機能により 1MB 使用できる。

• 129,000 個のトランジスタを集積している。

• LSI は 3um のプロセスで製造された。

• 動作周波数は 10MHz

• 浮動小数点演算コプロセッサ 8087 が提供されるようになった。

• レジスタサイズは 16bits、メモリ空間は 16MB

• 仮想記憶をサポートする。

• 134,000 個のトランジスタを集積している。

• LSI は 1.5um のプロセスで製造された。

• 動作周波数は 12MHz

• 特権レベルによりメモリ保護が可能になった。

• レジスタサイズは 32bits

• アドレスバスが拡張されメモリ空間は 4GB 使用できる。

• 275,000 個のトランジスタを集積している。

• LSI は 1.5um のプロセスで製造された。

• 動作周波数は 33MHz

• 4 段のパイプライン処理が導入された。

• レジスタサイズは 32bits、メモリ空間は 4GB

• 一部の命令実行をワイヤードロジックにして高速化した。

• 1,200,000 個のトランジスタを集積している。

• LSI は 0.8um のプロセスで製造された。

• 動作周波数は 100MHz

• 5 段のパイプライン処理が導入された。

• 浮動小数点演算装置が内蔵された。

• チップ上に 1 次キャッシュが搭載された。

• レジスタサイズは 32bits、メモリ空間は 4GB

• 3,300,000 個のトランジスタを集積している。

• LSI は 0.35um のプロセスで製造された。

• 動作周波数は 233MHz

• 2 way のスーパースケーラ方式が導入され命令の並列実行が可能になった。

• 分岐予測機構が導入された。

• 命令アクセス用とデータアクセス用のバス、領域が分離された ハーバードアーキテクチャの 1 次キャッシュが搭載された。

• 外部データバスが 64bits に拡張された。

• レジスタサイズは 32bits

• アドレスバスが 36bits に拡張され、メモリ空間は 64GB になった

• 5,500,000 個のトランジスタを集積している。

• LSI は 0.35um のプロセスで製造された。

• 動作周波数は 200MHz

• プロセッサ内部の動作が RISC 型に変更された。アセンブリ言語の命令は過去の CPU との 命令互換性のためほとんど変更されていないが、命令を読み込んだ後で内部 RISC 命令に変換してから実行する。

• CPU のパッケージ上に大容量の 2 次キャッシュが搭載された。チップは別となっている。

• 通常のデータバスと、2 次キャッシュをアクセスする専用のバスを独立して備えている。 2 次キャッシュ用バスは CPU コアと同周波数で転送が可能。

• 3 way のスーパースケーラ方式が導入され命令の並列実行が可能になった。

• アウトオブオーダ実行が導入された。

• 命令の投機実行が導入された。

• 12 段のスーパーパイプラインが導入された。

• 4 プロセッサまでの SMP (Simmetric Multi Processing) に対応した。

• レジスタリネーミングが導入された。

• マルチメディア処理に対応するため SIMD (Single Instruction Multiple Datastream) 型演算機構が導入された。これは 64bits のレジスタに 1 Byte, 2Bytes, 4Bytes の データを複数パックして、並列演算を行う。音声や画像処理では同種の演算が繰り返 されるため、効果がある。

• 1 次キャッシュの容量が 2 倍になった。

• MMX Technology による SIMD 型並列演算機構が導入された。

• 2 次キャッシュの容量が 2 倍になった。ただし動作クロックは CPU コアの半分になった。

• 20 段のスーパーパイプラインが導入された。その結果クロック周波数を高くすることが 可能となった。

• ハイパースレッドと呼ばれる機能で、1 個のプロセッサ内に プログラムの制御機構を 2 組備えることにより、2 個のプログラム(スレッド)を並列に動作 させることが可能となった。効果としては 2 個のプロセッサを用いるのに近い。

• 命令の読み込み (Fetch)

• 命令の解析 (Decode)

• レジスタ、メモリの参照 (Addressing)

• 演算実行 (Execution)

• 結果の保存 (Store)

パイプライン

• 命令間でのデータの依存関係 (データハザード)

• 分岐命令の実行 (制御ハザード)

• 同一クロックで複数のアクセスに装置が対応できない (構造ハザード)

	ADD	A, B
	ADD	A, C
	ADD	A, D

	CP	0
	JP	Z, L1
	ADD	A, B
	ADD	A, C
	...
L1	LD	(RESULT), A

• マイクロプログラミングは機械語命令を、 CPU 内部の動作を表す機械語命令 より更に基本的な命令の組合せ(マイクロプログラム)に翻訳して実行する方式である。 複雑な機械語命令であっても単純な動作の組合せとして実現できるため、 多くの命令を用意することができ設計も容易である。そのかわり、内部で プログラムに翻訳、実行する手間がかかるため高速な処理には向いていない。

• ワイヤードロジックは機械語命令を実行する部分や制御用の信号をすべて 配線により実現する方式である。各命令毎に用意しておいた配線に信号を 流せばすぐに動作が可能であるため高速な処理が可能となる。そのかわり、 命令毎に専用の論理回路を実現する配線部を設計する必要があるため、多くの命令や 複雑な命令に対応するのは難しい。

キャッシュ

• 短時間のうちに同じ場所をアクセスする (時間的局所性)

• アドレスの近い場所をアクセスする (空間的局所性)

繰り返し
	LD	B, 10
L1	ADD	A, B
	DEC	B
	JP	NZ, L1
	LD	(RESULT), A

配列のアクセス
	LD	A, 0
	LD	B, 10
	LD	HL, DATA
L1	ADD	A, (HL)
	DEC	B
	JP	NZ, L1
	LD	(RESULT), A

DATA	DB	3
	DB	5
	DB	2
	DB	7
	DB	11
	DB	13
	DB	17
	DB	19
	DB	23
	DB	29
RESULT	DS	1

	LD	A, 10
	LD	B, 2
	LD	C, 20
	INC	D
	DEC	E
	LD	HL, 0
	ADD	A, B
	ADD	A, C
	ADD	HL, DE
	LD	(RESULT), A
	LD	(RESULT2), HL

RESULT	DS	1
RESULT2	DW	0

• 静的分岐予測では分岐命令のアドレスとジャンプする先のアドレスから 次のような予測を行う。(1) PC が減少する方向への分岐は成立する確率が高い。 (2) PC が増大する方向への分岐は成立する確率が低い。これらはプロ グラムの統計的な分析から導かれた性質である。 (1) は繰り返しの処理が典型であるが、何回か繰り返した後に最後に 1 回 不成立となるパターンが当てはまる。 (2) はプログラムの本来の流れから外れる場合となるので成立する確率は (1) 程高くならない。

• 動的分岐予測では分岐命令が実行された時に、成立/不成立の履歴を取り、 繰り返して分岐命令が実行された場合にどちらの確率が高くなるかを統計 的に予測する方法である。

• 可変長の命令フォーマットを採用する。

• 複雑な動作をする多くの命令が存在する。

• 処理に多くのクロックを必要とする多くの命令が存在する。

• 多くの命令で豊富なアドレッシングモードが利用できる。よって機械語命令の オペランドに指定するレジスタ、メモリなどの組合せが非常に多くなる。

• 固定長の命令フォーマットを採用する。すべての機会語命令は同じ長さを持つ。

• 単純な動作をする少数の命令だけが存在する。複雑な処理を行うには多くの命令の組合せとして 実現する。

• すべての命令の実行時間を短くする。また命令間での実行時間のバラツキを抑える。

• 一般の命令では極少数のアドレッシングモード、具体的にはレジスタのみが利用できる。 メモリアクセスは、レジスタとメモリ間の転送を行うロード命令とストア命令のみに限定する。

	LD	B, 2
	LD	C, 20
	LD	D, 20
	ADD	A, 10
	ADD	A, 20
	ADD	A, 30

	LD	B, 2
	ADD	A, 10
	LD	C, 20
	ADD	A, 20
	LD	D, 20
	ADD	A, 30

スーパーパイプライン

仮想記憶

1. 5 段のパイプラインで、各ステージの処理が 2 nsec で完了する場合、100 個の命令を 実行するのに要する時間を求めなさい。

2. 10 段のパイプラインで、各ステージの処理が 1 nsec で完了する場合、100 個の命令を 実行するのに要する時間を求めなさい。

3. 20 段のパイプラインで、各ステージの処理が 0.5 nsec で完了する場合、100 個の命令を 実行するのに要する時間を求めなさい。

1. SMP

2. レジスタリネーミング

3. SIMD

1. A ポートのスイッチから読み込んだ値が奇数なら C ポートの LED を全点灯、偶数なら全消灯させる。

2. A,B ポートのスイッチから入力して、両ポートのスイッチともに ON の位置だけ C ポートの LED を点灯させる。

3. A,B,C ポートのスイッチから読み込んだ値をそれぞれ DATA1, DATA2, DATA3 に記録する。

1. 2K × 1Byte の ROMLSIを組み合わせて、8KB の ROM を、 512 × 1Byte の RAMLSIを組み合わせて、4KB の RAM を構成する。 0000H から ROM を、4000H から RAM を配置する。 ROMLSI, RAMLSI の Chip Select 信号は正論理とする。RAMLSI の R/W 信号は、 正論理で H のとき書き込みを表す。外部装置とのデータの入出力は、 ラッチ回路とゲート回路で実現する。割り込みは考慮しなくてよい。

2. 1K × 1Byte の ROMLSIを組み合わせて、4KB の ROM を、 512 × 1Byte の RAMLSIを組み合わせて、2KB の RAM を構成する。 8000H から ROM を、E000H から RAM を配置する。 ROMLSI, RAMLSI の Chip Select 信号は正論理とする。RAMLSI の R/W 信号は、 正論理で H のとき読み込みを表す。外部装置とのデータの入出力は、Z80PIO で実現する。