5. フリップフロップ

フリップフロップは 1bit のデータを記憶する回路である。 入力信号により1または0を記憶し、値の変更を指示する信号が 入力されるまでは、最後に記憶した値を保持し出力し続ける。 フリップフロップを多数用意することで、コンピュータの記憶装置を実現できる。

以下では値を保持、記憶する基本の回路を最初に示し、その後その機能を 拡張して様々なフリップフロップを実現する。

5.1. データを記憶する回路

出力信号を入力側に戻して入力の一部とする、フィードバックループを持つ 1入力1出力の以下の回路の動作を考えてみる。

_images/ff0.png

データを記憶する回路(1)

入力と出力の最初の状態には関係なく、ある時点で1を入力するとその後 出力は1となる。その後入力を0に変化させても出力からのフィードバックが 1なので出力は1のままとなる。よって、この回路は一旦1を入力するとその後 入力を変化させても出力の1が保持、記憶されると言える。 これで1を記憶させることはできたが、0を記憶させることができないので このままでは実用的な回路ではない。

0を記憶できるようにするため、次のように回路を変更する。出力から戻ってくる信号 S2と2本目の入力信号BをAND素子に通してからORに入力する。

_images/ff1.png

データを記憶する回路(2)

入力信号が2本になったので、A, B の取り得る値の組み合わせは (0, 0) から (1, 1) までの4とおりとなる。それぞれについて回路がどのように動作するか見てみる。 出力を C とすると、その論理式は C = A + \overline{B}C となる。

  • A, B = (0, 0) の場合 : 論理式にA, B の値を代入すると結果はCとなる。 すなわちそれまでの値を保持し続ける
  • A, B = (0, 1) の場合 : OR の入力が2本とも0となり、出力は 0 となる
  • A, B = (1, 0) の場合 : OR の入力に 1 があるので出力は 1 となる
  • A, B = (1, 1) の場合 : OR の入力に 1 があるので出力は 1 となる

この中で (1, 1) についてはその後の動作が安定しないという問題があるので、 使用してはいけない とされている。それは、入力が(1, 1) -> (0, 0) と変化した場合、本来は出力1が保持されるはずであるが、 場合によって0になる可能性があるという問題である。

入力が(1, 1)では、A=1,B=1,C=1,S1=0,S2=1 で安定している。 その後(0, 0)に変わる時に、

  • 僅かな時間差で先にA=0となるとC=0となりそのまま安定してしまう。
  • 逆に先にB=0となるとS1=1からC=1となりそこで安定する。

すなわちA,Bの変化の僅かな時間差で次の出力の値が変わってしまうことになる。 またA,Bが同時に変化したとしても、ANDとORの動作時間のばらつきによりCの値が 0になるか1になるか決まってしまう。例えばこの回路を多数製作した場合に、 AND素子の動作の方が速い個体ではC=1となり、逆にOR素子の動作が速い個体では C=0となってしまう。 このように(1, 1) -> (0, 0)の時の状態変化が不確定なので(1, 1) は実用的には使えず、 禁止入力 とされている。

入力(1, 1)を使わないという条件のもとで、上記の回路は実際のフリップフロップとして 使用されている。

5.2. RSフリップフロップ

RS-FF(RSフリップフロップ)は代表的なフリップフロップで、RS-FFに回路を付加して 他のフリップフロップを構成することができる。 前述したデータを記憶する回路(2)は RS-FF そのものである。 ただし通常はORとANDの組み合わせではなく、次の図のように論理演算素子を 等価変換してNANDを2個組み合わせた回路として表現されることが多い。 (1)から(2)への変形ではド・モルガンの定理によりORをNANDとNOTに置き換え、 (2)から(3)への変形ではNOTの位置を移動させて整理した。

_images/ff2.png

論理演算素子を等価変換した回路

RS-FF の標準的な表記では入力を S (Set), R (Reset) として、 出力をQとすることが多い。本稿でもその慣例に倣って同じ表記に改める。 Sは出力を1にセットする信号、Rは出力を0にリセットする信号という意味を持つ。

フリップフロップを他の回路と組み合わせて使う際には、Qに加えて出力を反転した値 \overline{Q} を使用することが多いので、 \overline{Q} を取り出す信号線を付加する。以下が標準的なRS-FF の表記である。

_images/ffrs.png

RS-FF

今後はRS-FF を素子、部品として扱う。RS-FF の記号は次の図となる。 フリップフロップは四角形で表現することが多いが、慣例として図右のように 四角形の内部に信号の名前を記述して種類を表すことが多い。 S, R の信号からこれはRS-FF とわかる。

_images/ffrs2.png

RS-FF の記号

フリップフロップは入力が同じでも、その時の状態(出力値)によって次の出力値が 異なるので、組合せ回路ではなく順序回路となる。 S, R = (0, 0) の入力では現在の値の保持となるが、 0になる場合と1になる場合に分かれるからである。

組合わせ回路では入出力の関係を真理値表により定義したが、 順序回路では 特性表 ( 状態遷移表、遷移表と呼ぶこともある)という形式で動作を定義する。 特性表では入力に加えて現在の状態も併せて記述することで、現在の状態が 出力にどのように影響するかを示す。 以下は出力の表記に変数を用いた形式である。Q は現在の出力、Qn は次の出力を表す。 X は禁止入力に対して出力が不確定であることを表す。

入力 出力
S R Qn \overline{Qn}
0 0 Q \overline{Q}
0 1 0 1
1 0 1 0
1 1 X X

同じ内容をQに対して0,1 を展開した形式の特性表が次となる。 この形式を 展開特性表 と呼ぶ。

入力 現状態 出力
S R Q \overline{Q} Qn \overline{Qn}
0 0 0 1 0 1
0 1 0 1 0 1
1 0 0 1 1 0
1 1 0 1 X X
0 0 1 0 1 0
0 1 1 0 0 1
1 0 1 0 1 0
1 1 1 0 X X

組合わせ回路では真理値表から論理関数、論理式を求めたが、 同じように順序回路では特性表、展開特性表から入力および現状態と、 出力および次状態間の関係を規定する論理式を求める。 これを 特性方程式 という。 RS-FF の特性方程式は次の式となる。

Qn = S\overline{R}\ \overline{Q} + \overline{S}\ \overline{R}Q + S\overline{R}Q \\
\overline{Qn} = \overline{S}\ \overline{R}\ \overline{Q} + \overline{S}R\overline{Q} + \overline{S}RQ

カルノー図を描くと次のようになる。X はドントケア項で、0, 1 のどちらか都合の良い値と することができる。

_images/ffrskar.png

RS-FF の特性方程式をもとに描いたカルノー図

カルノー図から簡単化した特性方程式は次の式となる。S, R = (1, 1) が禁止入力であることを明示するために SR = 0 も必要である。

Qn & = S + \overline{R}Q \\
\overline{Qn} & = R + \overline{S}\ \overline{Q} \\
SR & = 0

S, R, Q を A, B, C に読み替えると、この章のはじめの部分で示したデータを記憶する回路(2) に一致することがわかる。すなわち最初に特性表を定めて、そこから回路を設計すると データを記憶する回路(2)が得られると言える。

5.3. JKフリップフロップ

RS-FF では入力の (1, 1) が禁止入力となっていたが、(1, 1) が入力された時に別の動作 (Q, \overline{Q} の0,1を反転させる) をするように機能を変更したフリップフロップが JK-FF である。JK-FF の特性表を以下に示す。

入力 出力
J K Qn \overline{Qn}
0 0 Q \overline{Q}
0 1 0 1
1 0 1 0
1 1 \overline{Q} Q

展開特性表は次となる。

入力 現状態 出力
J K Q \overline{Q} Qn \overline{Qn}
0 0 0 1 0 1
0 1 0 1 0 1
1 0 0 1 1 0
1 1 0 1 1 0
0 0 1 0 1 0
0 1 1 0 0 1
1 0 1 0 1 0
1 1 1 0 0 1

JK-FF の特性方程式は次の式となる。

Qn = J\overline{K}\ \overline{Q} + JK\overline{Q} + \overline{J}\ \overline{K}Q + J\overline{K}Q \\
\overline{Qn} = \overline{J}\ \overline{K}\ \overline{Q} + \overline{J}K\overline{Q} + \overline{J}KQ + JKQ

カルノー図を描くと次のようになる。

_images/ffjkkar.png

JK-FF の特性方程式をもとに描いたカルノー図

カルノー図から簡単化した特性方程式は次の式となる。

Qn & = J\overline{Q} + \overline{K}Q \\
\overline{Qn} & = \overline{J}\ \overline{Q} + KQ \\

特性方程式から回路を構成すると次の図になる。 左は特性方程式をそのまま回路にした場合、右は \overline{Q} をQから生成した場合で回路が簡潔になる。

_images/ffjk.png

ゲート回路による JK-FF の回路図

RS-FF を用いて JK-FF を構成すると次に示す回路となる。

_images/ffrsjk.png

RS-FF を用いて構成した JK-FF の回路図

今後はJK-FF を素子、部品として扱う。JK-FF の記号は次の図となる。

_images/ffjk2.png

JK-FF の記号

5.4. Tフリップフロップ

T-FF は T=1 が入力されるたびに Q, \overline{Q} の 0,1を反転させるフリップフロップである。 入力があるたびに出力が反転する動作が英語ではトグル(Toggle)と表現できるので、 その頭文字を取って T-FF と呼ばれる。 T-FF の特性表を以下に示す。

入力 出力
T Qn \overline{Qn}
0 Q \overline{Q}
1 \overline{Q} Q

展開特性表は次となる。

入力 現状態 出力
T Q \overline{Q} Qn \overline{Qn}
0 0 1 0 1
1 0 1 1 0
0 1 0 1 0
1 1 0 0 1

T-FF の特性方程式は次の式となる。

Qn = T\overline{Q} + \overline{T}Q \\
\overline{Qn} = \overline{T}\ \overline{Q} + TQ

これ以上簡単化できないのでカルノー図は省略する。

特性方程式から回路を構成すると次の図になる。 左は特性方程式をそのまま回路にした場合、右は \overline{Q} をQから生成した場合で回路が簡潔になる。

_images/fft.png

ゲート回路による T-FF の回路図

RS-FF を用いて T-FF を構成すると次に示す回路となる。

_images/ffrst.png

RS-FF を用いて構成した T-FF の回路図

今後はT-FF を素子、部品として扱う。T-FF の記号は次の図となる。

_images/fft2.png

T-FF の記号

5.5. Dフリップフロップ

D-FF は D=1 が入力されると1を記憶して1を出力し、 D=0 が入力されると0を記憶して0を出力するフリップフロップである。 RS-FF, JK-FF, T-FF と異なり、D-FF だけは出力を決めるときに内部に記憶している 現在の状態に依存せずに入力だけから決まるという特徴がある。

名称のDは、このフリップフロップをクロック波形に同期させて動作するように 構成した時に1クロック遅れて出力されることを表す Delay、または入力データを 単純に記憶して出力することを表す Data Latch などの頭文字を取って D-FF と呼ばれる。 D-FF の特性表を以下に示す。

入力 出力
D Qn \overline{Qn}
0 0 1
1 1 0

展開特性表は次となる。

入力 現状態 出力
D Q \overline{Q} Qn \overline{Qn}
0 0 1 0 1
1 0 1 1 0
0 1 0 0 1
1 1 0 1 0

D-FF の特性方程式は次の式となる。

Qn = D\overline{Q} + DQ = D \\
\overline{Qn} = \overline{D}\ \overline{Q} + \overline{D}Q = \overline{D} \\

既出のRS-FF, JK-FF, T-FF と異なり、特性方程式にQ, \overline{Q} が含まれない。 これは次の状態を決める過程が現在の状態に依存しないからである。 これ以上簡単化できないのでカルノー図は省略する。

特性方程式から回路を構成すると入力 D と出力 Q を直結する回路となり、 特性方程式は満足するが、記憶の機能が実現できない。 記憶の機能を実現するため、RS-FFの入力部に回路を付加してD-FFとした回路を以下に示す。

_images/ffd.png

D-FF の回路例

D=1が入力されるとS, R = (1, 0)となり、出力Qnは1となる。 D=0が入力されるとS, R = (0, 1)となり、出力Qnは0となり、D-FFの特性を満たす。 このようにあるフリップフロップを用いて別のフリップフロップを実現することができる。 その設計手法は次の章で解説する。

今後はD-FF を素子、部品として扱う。D-FF の記号は次の図となる。

_images/ffd2.png

D-FF の記号

5.6. 同期式フリップフロップ

JK-FF, T-FF は出力を反転させる入力が存在するが、反転動作については次の点が 問題となる。例としてJK-FFで(1, 1)を入力した場合、それまでの出力が反転するが、 回路がフィードバックを含めて一周動作した後に、入力の(1, 1)が継続していると、 二周目の動作に入って再び反転してしまう。 本来は1回反転したらそこで値が固定されて欲しいが、この反転が連続して起こる現象は、 入力の(1, 1)が継続している間ずっと続く。この現象を 発振レーシング と呼ぶ。

また複数の入力値が変化するときに、時間差があると過渡的に正しくない値が出力される 可能性がある。例として、JK-FFで入力が(1, 1)から(0, 0) に変化する場合、 2個の信号の変化に時間差があると、 過渡的に(1, 0) や (0, 1) に対応する値が短時間出力信号線に現れる可能性がある。 その値が次段の回路に入力されると回路全体の誤動作の原因になり得る。 したがって発振や誤動作を防ぐために、 信号が変化するタイミングを何らかの方法でコントロールする必要がある。

信号変化のタイミングをコントロールするために一般的に行われているのが、 回路全体にタイミングを決める一定周期のパルス波形を供給して、 回路の各部はそのパルス波形の変化に合わせて(同期させて) 動作するように設計する方法である。前述のタイミングを決めるパルス波形を クロック波形クロックパルス と呼ぶ。

デジタル回路は同期式のものが多いので、フリップフロップも同期式のものが多く 使われる。以下ではフリップフロップに同期機構をどのように実装するかを示す。

5.6.1. エッジトリガ型同期機構

エッジトリガ型同期機構は、クロック波形の立ち上がり、 または立ち下がりのタイミングに合わせて回路を動作させる方式である。 以下のクロック波形の図で、t1 が立ち上がり、t2 が立ち下がりとなる。

_images/clk.png

クロック波形の例

次の図はクロック波形 CLK の立ち上がりに合わせて動作させる単純な仕組みを組み込んだ JK-FFである。

_images/ffjkclk.png

単純なクロック同期機構を組み込んだJK-FF

J, K の入力はそれぞれCLKとANDの素子を通してFFに入力される。 CLK=0 の間はJ,Kの値に関わらずFFへの入力は(0,0)となり、現在の値が保持される。 CLK=1 に変化するとJ,Kの値がFFへ入力され動作する。 すなわちCLKの0,1がFFが動作するかしないかを決めている。

しかしこれだけではまだ不十分で、CLK=1 となっている時間が長くなると発振してしまう。 よってCLK=1 となっている時間が、FFが発振しないように十分短い時間になっている必要がある。

もとのクロック波形でCLK=1 となっている時間に関わらず、 十分短い時間だけCLK=1 とする回路を次に示す。 回路各部の値の変化を調べるとわかるが、 この回路はNAND素子1段分の動作時間だけCLK1=1 が出力されることがわかる。

_images/clk2.png

短時間のパルスを生成する回路

クロック波形の立ち上がりで短パルスCLK1を生成する回路が左上、 クロック波形の立ち下がりで短パルスCLK2を生成する回路が左下の回路である。 右の波形は原クロック波形CLKに対して、回路中間の波形M、生成されたCLK1,CLK2を表す。 CLK1,CLK2は、立ち上がりと立ち下がりのどちらのタイミングで回路を動作させたいかによって 選択すればよい。

クロック波形の立ち上がりに同期して動作する回路(CLK1を使用する)を ポジティブエッジトリガ型同期回路 、立ち下がりに同期して動作する回路(CLK2を使用する)を ネガティブエッジトリガ型同期回路 と呼ぶ。

ポジティブエッジトリガ型同期機構を組み込んだJK-FFを次に示す。

_images/ffjkclk2.png

ポジティブエッジトリガ型同期機構を組み込んだJK-FF

上の回路のように同期機構を組み込んだFFを今後は素子、部品として扱う。 ポジティブエッジトリガ型同期機構を組み込んだJK-FF を表す記号は次の図左となる。

_images/ffjkclk3.png

エッジトリガ型同期機構を組み込んだ JK-FF

これまでのJK−FFの記号にCLKが追加されている。左と右の違いは、ポジティブエッジと ネガティブエッジの違いで、ネガティブエッジの場合はCLKを受ける部分に否定の記号を 加えることで区別する。ここではJK-FFを例として挙げたが、他の種類の RS-FF, T-FF についても同様に同期機構を付加することができる。

_images/ffrstclk.png

エッジトリガ型同期機構を組み込んだ RS-FF, T-FF

JK-FF, RS-FF, T-FF はクロックパルスが0の時はFFへの入力が0となり、 現在の出力を保持するので正しく動作する。一方、 D-FF については同じ同期機構をそのまま D-FF 外部に付加すると クロックパルスが0の時に出力が 0 になってしまい正しく動作しない。 よって同期機構を備えたRS-FFを用いて構成する。

_images/ffdclk.png

エッジトリガ型同期機構を組み込んだ D-FF

5.6.2. マスタスレーブ型同期機構

マスタスレーブ型同期機構とは、2個のFFを直列に接続して動作タイミングをずらすことで 発振が起きないようにする方式である。マスタスレーブ型 JK-FF の回路図を以下に示す。

_images/ffmsjk.png

マスタスレーブ型 JK-FF

回路図の左側、入力に近い方のFFをマスタFF、右側、出力に近い方のFFをスレーブFF と呼ぶ。クロック波形は否定を通してスレーブFFに接続されているので、 位相が180度ずれている。

クロック波形が1になるとマスタFFが動作する。 この時スレーブFFはクロック波形が0であり出力を保持している。 マスタFFは入力に合わせてJK−FFとして動作する。 ただしフィードバックとして出力から戻されているのはスレーブFFの出力であるので、 値は固定されており発振はしない。

クロック波形が0になるとマスタFFの入力が (0, 0) となり、出力は保持される。 スレーブFFのクロック波形が1になり、マスタFFの出力を受け取ってスレーブFFが動作する。 マスタFFの出力は (0, 1) と (1, 0) のどちらかであるので、 それがそのままコピーされてスレーブFFの出力となる。

このようにマスタスレーブ型 JK-FF ではフィードバックされる値が マスタFFが動作している間変化しないので発振しない。

マスタスレーブ型 JK-FF ではクロック波形が1になるとマスタFFが動作し、 0になるとスレーブFFが動作する。原理的に発振しないので、 クロック波形をエッジトリガ回路で短時間のパルスに変換する必要はなく、 原クロック波形をそのまま入力できる。

同じ原理でマスタスレーブ型 T-FF も構成できる。回路図を以下に示す。

_images/ffmst.png

マスタスレーブ型 T-FF

5.7. フリップフロップの機能変換

あるFFを用いて別の種類のFFの機能を実現することをFFの機能変換という。 ここではFFの機能変換をどのように行うか、その手法を示す。

5.7.1. 励起表

FFの入力と次状態、出力間の関係を規定する、特性表と特性方程式は以前取り上げた。 それらは与えられた入力に対して次状態、出力がどうなるかを 示していた。ここではその因果関係を逆に表現する 励起表 ( 入力要求表 とも呼ぶ) という表現の仕方をまず取り上げる。励起表では、現状態から次の状態への それぞれの遷移を実現するには、 入力がどうなっていればよいかを表の形で示す。 次に示すのはRS-FFの展開特性表(再掲)である。

入力 現状態 出力
S R Q \overline{Q} Qn \overline{Qn}
0 0 0 1 0 1
0 1 0 1 0 1
1 0 0 1 1 0
1 1 0 1 X X
0 0 1 0 1 0
0 1 1 0 0 1
1 0 1 0 1 0
1 1 1 0 X X

ここから求めたRS-FFの励起表を次に示す。

状態 入力
Q Qn S R
0 0 0 X
0 1 1 0
1 0 0 1
1 1 X 0

この表は次のように読む。例として1行目は、「Q=0 → Qn = 0 の状態遷移を実現するには、S=0, Rは0,1どちらでもよい」 と読む。

この表の作り方は、展開特性表を見て Q, Qn の組合せ (0, 0) から (1, 1) のそれぞれの組合せに対して、S, Rの値を調べて、 0または1のみであればその値をそのまま励起表に記し、 0,1両方の値となっていればどちらでもよいことを表す Don’t care の記号を記す。 Q, Qn の組合せは4とおりしかないので、励起表は必ず4行の表になる。

JK-FF, T-FF, D-FF について励起表を求めると次のようになる。

状態 入力
Q Qn J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

JK-FFはRS-FFよりもDon’t care が多くなっている。

状態 入力
Q Qn T
0 0 0
0 1 1
1 0 1
1 1 0

T-FF 、 D-FF は1入力であるので単純な表になっている。

状態 入力
Q Qn D
0 0 0
0 1 1
1 0 0
1 1 1

5.7.2. 励起表を用いたフリップフロップの機能変換

励起表を用いるとあるFFから別のFFを構成できる。 例としてRS-FFを用いてJK-FFを構成してみる。 2つのFFの励起表を組合せて、次の形の表(仮に結合励起表と呼ぶ)とする。 4とおりの状態遷移の組合せは共通なので左端に記述する。 実現したいFFの入力の右に実際に使用するFFの入力を並べて書く。

状態 入力 使用FF
Q Qn J K S R
0 0 0 X 0 X
0 1 1 X 1 0
1 0 X 1 0 1
1 1 X 0 X 0

結合励起表で、S, R を出力として、それを実現する 論理関数をQ, J, K を入力として求める。 別の言い方をするなら、外部から実際に入力されるJ, K と 記憶している状態Qから、RS-FFに適切な状態遷移を起こさせる入力 S, R を作り出していると言える。 次の図の点線内の組合せ回路を求めることになる。

_images/ffrsjk2.png

RS-FF への入力を J, K, Q から組み合わせ回路で生成する

論理関数を求める作業は、組合せ回路において真理値表から論理関数を 求めるのと同じである。 またカルノー図を用いて簡単化することもできる。

カルノー図は次のようになる。ここで、点線内の組合せ回路の出力 S, R 中のXは Don’t care として扱うのでカルノー図中で X と表す。入力 J, K 中のXは 0, 1 に展開して2個の項とする。S=1のときの入力Q,J,K=(0,1,X)となっているが、これは (0,1,0)と(0,1,1)に展開される。 よってカルノー図は1が2個、Xが2個となる。

_images/ffjkkar2.png

RS-FF を用いて JK-FF を構成する場合のカルノー図

この結果から、S, R について簡単化した次の論理式が得られる。

S & = J\overline{Q} \\
R & = KQ \\

回路図はJK-FFのところで示した次のものになる。

_images/ffrsjk.png

RS-FF を用いて構成した JK-FF の回路図(再掲)

5.8. まとめ

この章の目標

  • データを記憶する回路の動作原理が理解できる。
  • RS-FF の機能を理解できる。
  • JK-FF の機能を理解できる。
  • T-FF の機能を理解できる。
  • D-FF の機能を理解できる。
  • エッジトリガ型同期機構の動作原理が理解できる。
  • マスタスレーブ型同期機構の動作原理が理解できる。
  • FFの機能変換ができる。

練習問題

  1. RS-FF の特性表を示しなさい。
  2. RS-FF の展開特性表を示しなさい。
  3. RS-FF の特性方程式を示しなさい。
  4. RS-FF の特性方程式をカルノー図を用いて簡単化しなさい。
  5. JK-FF の特性表を示しなさい。
  6. JK-FF の展開特性表を示しなさい。
  7. JK-FF の特性方程式を示しなさい。
  8. JK-FF の特性方程式をカルノー図を用いて簡単化しなさい。
  9. T-FF の特性表を示しなさい。
  10. T-FF の展開特性表を示しなさい。
  11. T-FF の特性方程式を示しなさい。
  12. D-FF の特性表を示しなさい。
  13. D-FF の展開特性表を示しなさい。
  14. D-FF の特性方程式を示しなさい。
  15. フリップフロップにおける発振、レーシングとはどのような現象か説明しなさい。
  16. クロック波形、クロックパルスとは何か説明しなさい。
  17. クロック波形の立ち上がり、立ち下がりとは何か説明しなさい。
  18. エッジトリガ型同期機構とは何か説明しなさい。
  19. クロック波形の立ち上がり、立ち下がりで短時間のパルスを生成する回路において NAND素子の働きを述べなさい。
  20. ポジティブエッジトリガ型とネガティブエッジトリガ型の違いを説明しなさい。
  21. RS-FF にポジティブエッジトリガ型同期機構を組み込んだ回路図とFFの記号を示しなさい。
  22. T-FF にネガティブエッジトリガ型同期機構を組み込んだ回路図とFFの記号を示しなさい。
  23. D-FF にポジティブエッジトリガ型同期機構を組み込んだ回路図とFFの記号を示しなさい。
  24. マスタスレーブ型JK-FFにおいて、現在 Q=1, \overline{Q}=0 である。 J=1, K=1 としてから CLK=1 に変化した。この時回路内の(1)から(8)の各点の値を答えなさい。
_images/ffmsjk2.png

マスタスレーブ型JK-FF

  1. 前問の続きで CLK=0 に変化した。この時回路内の(1)から(8)の各点の値を答えなさい。
  2. マスタスレーブ型JK-FFにおいて、現在 Q=1, \overline{Q}=0 である。 J=0, K=1 としてからCLK=1 に変化した。この時回路内の(1)から(8)の各点の値を答えなさい。
  3. 前問の続きで CLK=0 に変化した。この時回路内の(1)から(8)の各点の値を答えなさい。
  4. RS-FFを用いてT-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。
  5. RS-FFを用いてD-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。
  6. JK-FFを用いてT-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。
  7. JK-FFを用いてD-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。
  8. T-FFを用いてD-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。
  9. D-FFを用いてT-FFを構成しなさい。結合励起表、カルノー図、簡単化した論理関数を示しなさい。